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▍1. verilog计数器

verilog计数器，属于数字电子技术实验入门的资料。

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2023-05-18发布
Verilog Verilog

▍2. Verilog for lsfr over bist

当设计的记忆与大的部分，其中包括电容对位线。两位线用于执行读和写操作，由于放电电容在写操作中的操作。7T sram 存储单元减少了活性因子的排位线对执行写操作。7T sram 存储单元减少了活性因子的排位线对执行写操作。

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2023-05-17发布
Verilog Verilog

▍3. FIR 滤波器

这是FIR滤波器实现参数化的数据位宽，cofficients和数据的定点宽度和阶滤波器。

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2023-05-17发布
Verilog Verilog

▍4. 用Verilog实现的中值滤波代码

在ISE下的中值滤波代码，采用的Verilog HDL语言，已经验证通过，方法简单，适合初学者使用，欢迎改进交流。。。。。。。。。。

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2023-05-17发布
Verilog Verilog

▍5. AES加密算法verilog源码

AES加密算法verilog源码 This project is the hardware implementation of the  Advanced Encryption Standard with a key size of 128 bits. The implementation adheres to the FIPS-197 document which explains the same.The core can do both encryption as well as decryption.The documents aes_arch.doc and aes_tb_readme.txt give further details of the rtl implementation and test bench respectively. This code was written originally with 128 bit ports for both input and key but later converted to 64 bits each to save on i/o pins. It can be reverted back easily if one just changes the port widths and dispenses with the load signal in the top module and making approriate changes in process where load is used.Synthesis results have been included for Xilinx Spartan-3 device.The directory structure of the project is as under- AES128

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2023-05-16发布
Verilog Verilog

▍6. Cache verilog代码

应用背景原创VERILOG HDL 实现数据指令CACHE的操作，LRU替换算法，包括1路组相连和2路组相连，包含ISE工程文件，亲测可用，初学者必备关键技术采用verilog语言设计的ARM cache，包含tb文件，写回策略。LRU替换算法

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2023-05-15发布
Verilog Verilog

▍7. 基于FPGA的国密算法SM3实现

本模块是基于FPGA实现的国密哈希算法SM3，采用verilog语言进行编程。

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2023-05-15发布
Verilog Verilog

▍8. Synthesis of Majority/Minority Logic Networks

 ；随着CMOS技术达到其物理极限，新技术

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2023-05-15发布
Verilog Verilog

▍9. Verilog 浮点计算

这段代码在 verilog 的用于计算 2 的浮点数，需要计算的保险带的 all32 位，它可以用。

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2023-05-14发布
Verilog Verilog

▍10. 通訊8B/10B解碼

這是一般通訊介面會採用的8B/10B 解碼, 應用在光纖通訊, Serdes上均有廣泛應用 /* Module Description:  This module implements a 8b10b decoder according to the original patent work  of Widmer and Franaszek.  It is a synchronous module with registers on the input  and output.  It takes in a 10-bit 8b10b encoded word, and outputs and 8-bit data  word and a control bit to indicate if the 8-bit output data is one of 12 special  K-codes.  */

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2023-05-12发布
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▍11. verilog DDSAD854

基于FPGA控制的AD9854DDS任意信号发生，实现了宽带线性调频信号等多种调制信号已经单频信号

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2023-05-10发布
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▍12. 同步FIFO testbench

有关同步fifo仿真的一个textbench，当写FIFO的时候，一个上升的时钟沿一来，并且写信号有效，读信号无效时，数据逐个写入FIFO存储器中。我们在这里设置FIFO的宽度为4，深度为15。因此在写满FIFO之后，我们让存储器自动产生满信号，而经过仿真波形可知道在满信号有效的时候，读信号有效而写信号无效，数据依次从FIFO中读出，并且读出的顺序正好是写入的先后顺序，实现了“先入先出”。而我们设置下面几个信号的原因就是为了更好的确保FIFO存储器在读空之后不再读，写满之后不再写。需要特别的注意exp_data，对它可以对输出的数据进行对比，从而来看输出的数据是否真的是我们所期待输出的数据

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2023-05-10发布
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▍13. 1 位加法器模块注册转让级和门级模拟

这个简单的项目举例说明如何编写简单的 1 位加法器和合成之前和之后合成与设计编译器对其进行测试。 登记册转让级别是您编写的代码和其模拟显示理想时间关系图。 门级后合成和设计编译器是代码，包含真正的时间关系图和模拟。

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2023-05-09发布
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▍14. LDPC最小和算法校验节点更新单元CNU verilog设计

16输入校验节点更新单元，实现分离、分类、比较，最终输出与端口对应的最小值(即除去自身以外的最小值)。内附仿真结果图，供大家理解。

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2023-05-07发布
Verilog Verilog

▍15. 基于nexy4的FPGA按键去抖

   基于fpga开发板的按键去抖verilog代码实现

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2023-05-07发布
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▍16. 完整SD控制器！支持文件系统。

32-bit Wishbone Interface • DMA • Buffer Descriptor • Compliant with SD Host Controller Spec version 2.0 • Support SD 4-bit mode • Interrupt-on-completion of Data and Command transmission • Write/Read FIFO with variable size • Internal implementation of CRC16 for data lines and CRC7 for command line Wishbine 总线使用。完整的SD卡控制器，支持文件系统，高速传输。

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2023-05-06发布
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▍17. APB总线slave

完成APB slave 的单次寄存器读写控制，相同时终域完成，简单操作

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2023-05-06发布
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▍18. 串口 自收自发程序

串口自收自发测试函数，开发环境quartus12.1， 波特率只设置了9600bps，可供测试开发板串口功能。  

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2023-05-06发布
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▍19. amba apb v2.0

amba apb协议v2.0 verilog和数据表

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2023-05-06发布
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▍20. 视频运动补偿预测块的 verilog代码

这是一个关于 VLSI 设计项目。主题是压缩的视频中的运动补偿预测块设计。项目包括 RTL 代码，代码验证平台。 项目使用软件的新思科技，例如： 设计编译器 (合成)、 IC 编译器 （布局）...... 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2023-05-03发布
Verilog Verilog

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