登录

最新会员 最新下载

头像 自渡

成为了本站VIP会员

05月13日 14:43
头像 Fantasy

成为了本站VIP会员

05月13日 10:19
头像 途经山海不可平

成为了本站VIP会员

05月12日 14:03
头像 雷

成为了本站VIP会员

05月10日 21:42
头像 请回答62317

成为了本站VIP会员

05月10日 16:59
头像 MathWork...

成为了本站VIP会员

05月09日 16:51
已选条件
  1. 编程语言：Verilog
  2. 代码类别：所有
  3. 发布时间：不限
全部撤销
编程语言 更多 收起
代码类别 更多 收起
发布时间
更多选项

▍1. PCI 的Verilog开发代码

本程序为PCI的协议代码，用Verilog语言编写，还有textbench，经过我们工程验证，能顺利的识别出PCI设备

1
下载
41
浏览
2023-01-10发布
Verilog Verilog

▍2. 32位除法器verilog设计

使用了不恢复余数循环移位减法来实现除法功能，在硬件资源与除法周期之间取了折中，32位除法要进行32次移位减法，使用了5个64位的寄存器，一个周期做4次移位减法，8个周期完成一次除法操作。设计全部用verilog实现。详细算法见图：

1
下载
69
浏览
2023-01-08发布
Verilog Verilog

▍3. verilog编写的具有奇偶校验uart发送模块

verilog编写的uart发送模块，起始位，数据位，可选择的奇偶校验位，停止位。仿真可用

1
下载
44
浏览
2023-01-07发布
Verilog Verilog

▍4. BPSK调制器

BPSK调制器verilog代码。这是bpsk调制的精确表示；

1
下载
51
浏览
2023-01-06发布
Verilog Verilog

▍5. 基于verilog的fir滤波器设计

1． 了解Fir滤波器的设计原理和其线性特性； 2． 学会使用Verilog语言编程实现Fir滤波器的设计； 3． 熟悉quarters ii编程环境，并能够在此平台上实现文本设计、编译，并能够调用modelsim仿真出Fir滤波器的波形图； 4． 熟悉matlab软件的FDAtool工具和简单设计。

2
下载
46
浏览
2023-01-06发布
Verilog Verilog

▍6. SRAM_verilog

SRAM的Verilog程序，初学者的最好的学习软件，初学者必备。。。。。。。。

1
下载
36
浏览
2023-01-05发布
Verilog Verilog

▍7. cpu32 _加法器

介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。

1
下载
32
浏览
2023-01-05发布
Verilog Verilog

▍8. 1024乘法器

基于32位乘法器和32位加法器的1024位乘法器加法器数量=3乘法器数量=1分别从两块SRAM取数输入，输出写入第三块SRAM

1
下载
35
浏览
2023-01-05发布
Verilog Verilog

▍9. AD9267的FPGA参考设计

AD9267 10bit 640MSPS高速ADC的FPGA参考设计 Verilog语言实现 包含Xilinx ISE12.2工程

1
下载
54
浏览
2023-01-04发布
Verilog Verilog

▍10. AHB slave SRAM module

This design is an implement method of RAM wrapper, which can be used to connect peripheral device with SRAM, and realize Read-Write function base on the AHB bus protocol.

1
下载
37
浏览
2023-01-04发布
Verilog Verilog

▍11. 静态哈夫曼编码

对一个256长度的，数据为0-9的数据序列，进行哈夫曼编码。

1
下载
29
浏览
2023-01-01发布
Verilog Verilog

▍12. verilog按键检测

if(key_delay>5)//抖动处理  {  if(key_value>0)//松手后无法进入该语句 {  if(!f_onkey)// 疑问！在松手后 key_value为0，这个语句的内容还能执行吗？ {  请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

1
下载
42
浏览
2023-01-01发布
Verilog Verilog

▍13. iic master

iic master 通过FPGA验证··成功对eeprom读写操作 clk_div：FPGA 板子分频时钟，满足SCL时钟线速度达400KB main_state.v：顶层状态机，控制master接口整个工作过程 scl_generator.v:master接口，有SCL状态机产生器和master接口状态机两部分组成 mainsmtb.v：在modelsim环境下的仿真激励 top.v设计顶层模块

1
下载
50
浏览
2022-12-31发布
Verilog Verilog

▍14. PWM 计数器

PWM计数器产生各种占空比，采用IPCORE。THE SAME实现IN SPARTAN3E，SPARTAN3和获得的结果。和FSM也编码生成一个序列的101101。

1
下载
43
浏览
2022-12-31发布
Verilog Verilog

▍15. 使用Verilog HDL的全加器的设计

一个全加器和，增加了二进制数和帐户进行的值以及。一一位全加器加三一位数字，通常写成 ；A，B，和 ； ；CIN； ；一 ；和 ；B  ；是操作数，和 ；CIN  ；是一位从以前的少重要阶段。[ 2 ]  ；全加器通常是在一个级联的加法器的一个组成部分，其中添加8、16、32，等位的二进制数。该电路产生一二位输出，输出端和通常由信号 ；cout  ；和 ；S，

1
下载
51
浏览
2022-12-29发布
Verilog Verilog

▍16. 自动增益控制 AGC verilogHDL实现

自动增益控制 AGC  verilogHDL实现.常用于无线通信、雷达等SDR接收机中。代码高效实现。简单易懂。可作为AGC实现参考或者直接使用。 自动增益控制 AGC  verilogHDL实现.常用于无线通信、雷达等SDR接收机中。代码高效实现。简单易懂。可作为AGC实现参考或者直接使用。 自动增益控制 AGC  verilogHDL实现.常用于无线通信、雷达等SDR接收机中。代码高效实现。简单易懂。可作为AGC实现参考或者直接使用。

3
下载
52
浏览
2022-12-28发布
Verilog Verilog

▍17. 赛灵思ddr3控制器

赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz，在镁光DDR3上验证通过，位宽32bit，频率800M，改进了时钟生产模块，能够适应任何频率外部时钟。赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz，在镁光DDR3上验证通过，位宽32bit，频率800M，改进了时钟生产模块，能够适应任何频率外部时钟。

2
下载
51
浏览
2022-12-27发布
Verilog Verilog

▍18. DDS 正弦波发生器

基于DDS的正弦波信号发生器，Quartus工程，输出频率根据clk确定，一个周期内采样256个点，输出精度为8位，未添加滤波器模块

2
下载
51
浏览
2022-12-27发布
Verilog Verilog

▍19. EPM3064 FPGA控制8个通道开关控制

应用背景EPM3064 FPGA控制8个通道开关控制，实现音响信号输入切换和信号混合.简化控制电路，减少电路板空间。关键技术电路运行可靠安全，接模拟电路输入信号选择器CD444DJ可以控制8通道模拟数信号通断。 1、实现高速任意通道的开启和关闭 2、LED指示开启通道。 3、输出电路心跳指示，显示电路工作状态。

1
下载
50
浏览
2022-12-26发布
Verilog Verilog

▍20. 基于FPGA的TLC549驱动设计

ADC和DAC是模拟量和数字量之间不可或缺的桥梁。而AD,DA转换器在数字控制系统中也有着重要地位。D/A转换器把收到的数字控制信号转换成模拟信号，实现对被控制对象的控制。而A/D转换器将各种模拟信号转换为抗干扰更强的数字信号，直接进入数字计算机进行处理，存储并产生数字控制信号。

1
下载
48
浏览
2022-12-25发布
Verilog Verilog

Copyright© 2019-2024 | Powered by Imdn | 浙ICP备16007336号 | IMDN交流 | 联系客服（QQ：3324461878）

本网站资源收集自网络及网站用户上传，若有侵权请邮件至（3324461878@qq.com），核实后我们会在24小时内删除，谢谢！